在數字集成電路設計流程中，版圖設計是將電路原理圖轉化為實際物理掩膜版的關鍵步驟，直接決定了芯片的性能、功耗和面積。本文將引導讀者完成一個最簡單但最基礎的數字單元——CMOS反相器的版圖設計，使用的工具是行業(yè)標準的Cadence IC（Virtuoso）套件。
一、設計準備與原理回顧
在開始版圖設計前，我們首先明確設計目標：創(chuàng)建一個符合設計規(guī)則的CMOS反相器版圖。一個典型的CMOS反相器由一個PMOS晶體管和一個NMOS晶體管組成。兩者的柵極相連作為輸入端，漏極相連作為輸出端，PMOS的源極接電源（VDD），NMOS的源極接地（VSS）。
設計環(huán)境準備：確保已啟動Cadence IC，并建立了正確配置的設計庫和工藝設計套件（PDK）。PDK提供了特定半導體工藝下的設計規(guī)則、器件模型和標準單元。
二、版圖設計步驟詳解
- 創(chuàng)建版圖單元：在設計庫中，新建一個
Cell，類型選擇Layout，并命名為inv（或類似名稱）。這將打開Virtuoso版圖編輯窗口。
- 繪制有源區(qū)（Active Area）：
- 根據PDK規(guī)則，在
N Well層上繪制一個矩形，作為PMOS晶體管所在的N阱。
- 然后，分別在N阱內部（PMOS區(qū)域）和外部（NMOS區(qū)域）的
Active層（或Diffusion層）繪制兩個矩形，分別作為PMOS和NMOS的源、漏有源區(qū)。兩者之間需保持足夠的間距。
- 繪制多晶硅柵極（Poly Gate）：
- 使用
Poly層，繪制一個橫跨PMOS和NMOS有源區(qū)的矩形條。這個多晶硅條就是反相器的公共柵極（輸入端）。多晶硅與有源區(qū)重疊的部分，在后續(xù)工藝中會形成晶體管的溝道。
- 確保多晶硅的寬度（晶體管的柵長L）和與有源區(qū)的交疊符合PDK的最小尺寸規(guī)則。
- 進行器件標識（注入與選擇層）：
- 對于NMOS區(qū)域：在NMOS的有源區(qū)上覆蓋
N Implant（或N+）層。
- 對于PMOS區(qū)域（在N阱內）：在PMOS的有源區(qū)上覆蓋
P Implant（或P+）層。
- 這些層定義了源漏區(qū)的摻雜類型。
- 接觸孔與金屬連線：
- 源/漏接觸：在PMOS和NMOS的有源區(qū)上（避開柵極位置），使用
Contact層繪制接觸孔。通常，每個源/漏區(qū)至少需要兩個接觸孔以減小電阻。
- 柵極接觸：在柵極多晶硅的延伸部分（未與有源區(qū)重疊處）繪制多晶硅接觸孔。
- 金屬1連線：使用
Metal1層進行連接：
- 將PMOS源極的所有接觸孔連接到代表VDD的金屬線。
- 將NMOS源極的所有接觸孔連接到代表VSS（GND）的金屬線。
- 將PMOS和NMOS漏極的接觸孔連接在一起，形成輸出端（OUT）金屬線。
- 將柵極接觸孔連接到輸入端（IN）金屬線。
- 金屬線之間、金屬線與接觸孔之間需滿足最小寬度、最小間距規(guī)則。
- 添加電源/地焊盤與輸入/輸出端口：
- 通常，VDD和VSS線會畫得較寬以承載電流。
- 使用
Pin工具，在相應的金屬層上創(chuàng)建文本標簽，例如：VDD、VSS、A（輸入）、Y（輸出），并指定其類型（電源、地、輸入、輸出）。
三、設計驗證（DRC與LVS）
版圖繪制完成后，絕不能直接用于制造，必須進行嚴格的驗證。
- 設計規(guī)則檢查（DRC）：運行DRC，檢查版圖是否完全符合PDK提供的幾何設計規(guī)則（如最小線寬、最小間距、最小包圍等）。任何錯誤都必須修正，否則芯片無法被可靠制造。
- 版圖與原理圖一致性檢查（LVS）：
- 首先需要有一個對應的反相器電路原理圖（Schematic）。
- 運行LVS工具，它會提取版圖中的器件（兩個MOS管）和連接關系，并與原理圖進行比對。
- 只有LVS報告“NETS MATCH”或“CORRECT”，才證明版圖在電氣功能上完全等同于原理圖。
四、與意義
通過這個簡單的反相器版圖設計，我們實踐了從有源區(qū)、柵極定義到金屬互連的完整CMOS流程。它雖然基礎，但涵蓋了版圖設計的核心思想：在嚴格遵循幾何設計規(guī)則（DRC）的前提下，精確實現預期的電氣連接（LVS）。
成功的反相器版圖是構建更復雜邏輯門（如與非門、或非門）乃至整個數字標準單元庫的基石。熟練掌握這一過程，是成為一名合格的數字集成電路版圖工程師的第一步。后續(xù)的設計，無非是在此基礎上增加器件的數量、優(yōu)化布局以減小面積和寄生效應，并運用更高級的互連層（Metal2, Metal3...）來完成復雜電路的布線。
